5月27-29日，第十届集微大会在上海张江科学会堂隆重举行。作为大会核心议程，集微EDA IP工业软件论坛于29日重磅启幕，汇聚全球EDA、IP、工业软件领域领军企业与顶尖专家，紧扣“AI 重构未来、生态协同致远”主题，聚焦智能体AI、先进封装、制造良率、边缘算力、量子EDA等财产焦点，共探技术突破路径、共商生态协同方略，为中国半导体高质量发展注入核心动能。 恰逢华为韬（τ）定律（τ=RC，时间常数）引发行业热议，后摩尔时代芯片设计正从“缩尺寸”转向“缩时间”，互连RC延迟成为决定性能、功耗与时序收敛的核心变量，为国产EDA突破技术瓶颈、构筑差别化竞争力指明了全新方向。从智能体AI重塑设计流程，到制造端DTCO与良率管理智能化，再到高速互联与边缘NPU构筑算力底座，事实上中国EDA/IP财产链正以契合韬定律所指出的系统级协同创新为引擎，加速迈向自主可控与全球竞争的新阶段。 本次论坛大咖云集、阵容鼎盛，不仅有新思科技、Ceva等国际企业带来前沿视野，更集结华大九天、合见工软、东方晶源、安谋科技、广立微、全芯智造、牛芯半导体、芯和半导体、行芯科技、上海立芯、硅芯科技等国内头部企业，以及香港中文大学、FIA大学等高校与科研机构专家，全方位呈现AI时代EDA/IP领域的技术革新与财产实践。 AI技术正深度渗透芯片设计全流程，推动设计效率、生产力与创新边界跨越式升级，从辅助工具演变为芯片设计的“智能共驾”，智能体（Agentic AI）使能全流程自主决策与协同优化。从RTL生成到物理实现，AI驱动的设计范式将生产力提升一个数量级，大幅缩短上市周期。 新思科技高级资深应用工程师李隆系统论述了智能体AI（Agentic AI）如何应对芯片设计复杂度激增、周期缩短与人才短缺三重挑战。其AgentEngineer框架将AI能力从L1辅助演进至L5决策，覆盖架构规范、RTL生成、验证、调试到物理实现全流程，实现10倍生产力提升与50%上市时间缩短，推动芯片开发从传统迭代向持续优化与创新驱动转型。 华大九天高级总监余涵则聚焦量子科技战略赛道，依托国内唯一贯通射频微波全流程的Aether MW平台，打造了面向中小规模量子芯片的Q-EDA全流程系统，已覆盖当前QDA工具链70%的需求，并结合AI驱动的自动布局布线与2.5D/3DIC解决方案，为百万比特级通用量子计算机奠定设计基础。 最近华为提出的“韬（τ）定律”强势刷屏，行芯科技市场销售高级总监任旭围绕“韬（τ）定律”（τ=RC）提出τ-Aware Signoff理念，将寄生参数提取、电迁移压降与光学邻近修正视为“时间、能量、几何”三维保真度的平行进化。针对3DIC LogicFolding带来的跨芯片寄生耦合、热效应、供电噪声、多物理场交互等严峻挑战，行芯推出GloryEX、GloryGrid等一站式签核工具，已成功助力国内首颗纯国产先进工艺3DIC芯片流片。 香港中文大学余备教授从学术视角剖析先进工艺下EDA计算资源面临的精度、规模、速度三重压力。他以概伦电子NanoSpice Pro X的万核并行SRAM K库仿真、DREAMPlace布局深度学习的40倍GPU加速、开源OpenILT的CUDA分布式计算光刻为例，论证了CPU+GPU/NPU异构并行、云弹性与AI智能调度是破解计算瓶颈的关键路径，推动EDA与高性能计算双向赋能。 硅芯科技高级产品研发工程师吴明辉指出后摩尔时代先进制程面临成本指数级增长、良率断崖式下跌、算力增长无法满足需求的三重危机，2.5D/3D Chiplet堆叠技术成为突破成本、性能与海外封锁困局的最优解，但也带来了异质异构集成、多物理场耦合、多芯片测试验证等全新挑战，传统EDA工具已无法适配。公司推出3Sheng Integration Platform新一代先进封装EDA+平台，覆盖架构设计、物理实现、多物理场仿真、多芯片DFT与验证全流程，已在超异构计算、硅光AI Chiplet等项目中实现落地。 制造端EDA是国产化最薄弱的环节，也是先进工艺良率爬坡的“生命线”。通过AI赋能计算光刻、器件建模与缺陷分析，设计与工艺协同优化（DTCO）正成为突破物理极限、提升国产芯片竞争力的核心路径。 东方晶源副总裁丁明指出，先进节点中Patterning相关的系统良率损失已跨越随机缺陷，传统人工+规则模式难以为继。公司提出HPO设计制造协同优化理念，构建全球唯一的软硬件结合产品矩阵，包含PanGen Total Mask系列计算光刻工具（DMC/PHD/vPWQ/RUI）、多款国内首台12英寸量检测设备及YieldBook AI良率管理平台，实现从设计到刻蚀的全流程坏点提前发现与修复，DMC的AI轮廓预测精度超99%且速度为传统OPC的100倍。 广立微技术市场总监张克非强调登纳德缩放定律失效后，DTCO成为先进工艺下提升PPA的核心手段，对国内芯片设计公司尤为关键。公司提供OnChipTSK、CAPMM、RO IP等高效测试结构，以及覆盖CMP建模、图形检测、智能填充、AI风险预测的DFM产品矩阵，结合DE-YMS/YAD良率分析与诊断平台，将根因定位时间缩短80%，在国内逻辑工艺良率提升市场市占率达95%。 全芯智造副总裁孟晓东指出制造EDA是国产化率不足10%的最稀缺环节。公司作为国内唯一覆盖制造EDA全流程的企业，依托自建算力集群与半导体数据湖，打造垂直大模型中台与LithoChat AI Agent，在计算光刻、器件建模、良率管控、DTCO四大场景实现对标国际厂商的全栈替代，已支持先进工艺流片，并规划适配国产EUV与新材料设备。 上海立芯资深副总杨晓剑指出国产先进工艺制程物理实现方面面临着工艺波动（PVT）、多重曝光（DPT/MPT）、良率和可制造性（DFM）以及寄生效应电迁移（EM）更加显著等多重挑战。公司大规模全流程数字设计平台LeDI，整合LeSyn物理综合、LePlan智能布图规划与LeAPR自动布局布线三大核心工具，高效处理千万级实例设计，通过PDK-DTCO全流程协同与机器学习优化，实现对先进工艺下PVT、多重曝光、DFM等挑战的系统性突破。 AI基础设施正从单芯片算力竞争转向机架级、集群级系统协同，互连性能这一“运力”成为释放算力的关键瓶颈。国产高速互联IP、专用NPU与系统级仿真平台共同构筑起自主AI生态的坚实底座。 FIA大学教授、MultiCortex创始人、国际分析师Alessandro(Cabelo) de Oliveira Faria指出当前软硬件适配不合理、算力能耗高、能源与水资源消耗压力大，需寻找新的技术缺口。他从软硬件接口优化角度，详解SIMD从MMX到AVX-512/Intel AMX的演进，AMX可实现20倍性能提升，并通过OpenCV指令配置、CUDA算力匹配分别带来1500%、3300%的性能加速，同时展示oneAPI/SYCL实现跨厂商架构兼容及联邦推理等前沿实践。 随着AI已从感知、生成阶段进入智能体时代，智能体工作负载呈现云边协同态势，边端侧LLM推理占比降至25%，任务编排、向量检索与多模态处理占比显著提升，2025年NPU已占据边缘推理芯片超60%的市场份额，同时边端侧NPU面临精度与效率博弈、内存墙与带宽瓶颈、异构计算多核协同调度三大核心挑战。 安谋科技高级产品经理叶斌聚焦边端侧大模型“下沉”趋势，介绍公司专为大模型而生的周易NPU X3，单Cluster算力达8-160 TFLOPS，支持INT4/FP4至FP16全精度，配备硬件级多任务调度器与Compass AI软件平台，R2版本W4A8/W4A16算力最高提升2倍，已在智能座舱、边缘AI服务器等场景落地。 Ceva FAE Phillipe Guo详细介绍了公司的NeuPro-Nano NPU，专为MCU边缘AI设计，采用单核可编程架构内置DSP，支持INT4/8/16及Transformer，功耗低于1W、算力覆盖10 GOPS至5 TOPS，配合NeuPro Studio SDK与Model Zoo，可快速部署音频、语音、视觉等嵌入式AI应用。 牛芯半导体市场副总经理邬红缨直击“运力墙”瓶颈——算力年增1.5倍而内存/互联带宽仅增0.8/0.7倍，严重制约AI性能释放。中国作为全球最大数据市场，高速互联技术以来进口，自主可控需求迫在眉睫。公司作为少数同时提供高速互联IP授权与芯片定制服务的企业，拥有DDR、SerDes、D2D等10大类百余种IP，率先在国产工艺突破112Gbps，并布局224Gbps PAM、HBM3/4、UCIe 32G等更高速技术。 当前AI基础设施正从单芯片算力竞争转向机架级系统协同，超节点互联成为国产芯片性能突破的关键，同时也面临互联协议繁杂、组网验证难度大等痛点。 芯和半导体市场副总裁仓巍指出AI算力需求增久远超摩尔定律供给，破局需通过Chiplet异构集成与超节点系统两级路径，但带来千安级供电、兆瓦级散热及光-电-热-磁-应力多物理场协同挑战，推动EDA从芯片级DTCO迈向系统级STCO协同设计。芯和推出从芯片到系统的全栈EDA平台，覆盖电/光互连建模、高速链路分析、电源完整性与微流道散热优化，并发布XAI多智能体体系，助力财产链完成从单芯片到超节点的系统级协同设计与性能跃升，构建面向AI工厂的新一代EDA范式。 合见工软业务与合作拓展总监牛锋则聚焦硬件仿真器在AI大算力芯片中的关键作用。面对超节点互联协议繁杂、组网验证难度高等痛点，合见工软推出UVHS-2、UVHP全场景验证平台，结合自研SUE、ETH-X等IP+VIP方案，已联合中国信通院、腾讯成立ODCC AI网络联合实验室并发布测试报告，并与燧原科技合作开发智算多卡组网方案，有效应对互联互通复杂、验证难度高、迭代快等难题，助力国产AI大算力芯片缩短研发周期、突破互联壁垒。 从接口优化到智能设计，从先进封装到制造良率，从高速互联到量子EDA，论坛全面展现了中国EDA/IP财产链的创新实力与协同生态。华为提出的“韬（τ）定律”在业界引发广泛热议，也标志着后摩尔时代芯片设计正从“缩尺寸”转向“缩时间”，互连RC延迟成为决定性能与能效的核心变量——这一趋势与本次论坛所探讨的3DIC签核、时序优化、多物理场仿真等方向高度契合，也为国产EDA在先进工艺下的技术突破提供了全新理论支点。 与会企业与专家一致认为，AI时代的到来正从根本上重塑EDA/IP的竞争逻辑——从单点工具优化转向系统级协同设计，从人工经验驱动转向智能体自主决策。在国产替代与AI芯片复杂度攀升的双重浪潮下，中国EDA/IP财产正迎来前所未有的战略机遇期。唯有坚持技术自主、生态协同、场景落地，才能持续突破技术封锁与财产瓶颈，共同打造自主可控、安全高效、引领全球的半导体财产新生态。